[숭실대학교] 2025학년도 숭실대 동계 단기강좌_칩 설계 과정 1 | Front-end_Design Compiler를 이용한 디지털논리회로 합성(중급) (12/8 접수시작!)

2025-12-08l 조회수 59

| 2025 POLARIS 동계 단기강좌

▣ 강좌명: Front-end_Design Compiler를 이용한 디지털논리회로 합성 (중급)

▣ 강사: 이찬호 교수

▣ 강의일시: 26. 1. 14. (수) ~ 26. 1. 16. (금), 10:00~17:00 (※ 점심시간 1시간 포함)
▣ 교육장소 및 정원: 숭실대학교 형남공학관 312호, 20명 내외
▣ 교육대상: 대학 재학생

▣ 강의목표 : Synopsys Design Compiler를 이용하여 Verilog로 코딩된 모델을 cell library를 이용하여 합성하는 방법론을 습득한다.

▣ 강의개요: 강의계획서 참조
▣ 선수수강조건:
- 필수: Verilog-HDL, 디지털논리회로
- 권장: 컴퓨터구조
▣ 주요사항:

- 대면 강의 원칙

- 강좌별 신청 인원 10명 미만 시 폐강될 수 있음

- 숭실대학교 차세대반도체학과장 명의 이수증 발급 (출석 및 프로젝트 완성 조건)

▣ 접수 및 합격자발표:
- 접수기간: 25. 12. 08. (월) ~ 25. 12. 21.(일)
- 합격자발표: 25. 12. 26. (금) / ※ 개별 메일로 전달 예정

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